FPGA的学习：D触发器
首先把系统框图和时序图画出来：dom 同步复位：只在时钟上升沿发生信号的变化异步 异步复位：在时钟的上升沿和复位信号的降低沿发生信号的变化orm 接着编写程序来实现：blog `timescale 1ns/1nsip module flip_flop ( input wire sys_clk , //系统时钟 input wire sys_rst
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