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D触发器输出
时间 2020-12-20
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verilog
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D触发器的输出有些需要注意到的地方。 首先以下面的东西做个例子,0-7的计数器,有一个控制计数端en,en控制计数的起始发生。 我们目标电路的波形图我们设为: 这个原理图是错误的,首先输出结果是从1开始的,不是从0开始计数的;其次在cnt为3时,3传输回到D触发器,在第五个上升沿处,D触发器输出3,然后此刻en为低电平(在D触发器输出结果后en就是采到0,在D触发器工作过程中en为1),则此刻cn
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