PLL (Phase Locked Loop)锁相环提供总线时钟

时间 2020-12-20

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由于一般的晶振受限于工艺与成本，做不到很高的频率，可在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路来实现稳定且高频的时脉冲讯号。本例通过MC9S12XS128这款单片机来展示如何配置锁相环并为总线提供时钟。一般需要以下几步来进行配置： 1.总线时钟选择外部晶振，通过CLKSEL_PLLSEL配置，为0时，总线时钟来源于外部晶振；为1时，总线时钟来源于PLLCLK

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