锁相环PLL

开发板上的外接晶振为12M，不满足系统使用，所以通过时钟控制逻辑的PLL（phase locked loop，锁相环电路）来倍频这个系统时钟。 有两个PLL（，一个是MPLL，一个是UPLL。 UPLL专用于USB设备，常用频率为48MHz和96MHz。 MPLL用于CPU及其他外围器件，用于产生FCLK， HCLK， PCLK三种频率，上电时，PLL并没有被启动，FCLK=Fin=12MHz，若

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