怎样理解Verilog中的assign？

assign至关于一条连线，将表达式右边的电路直接经过wire(线)链接到左边，左边信号必须是wire型。当右边变化了左边立马变化，方便用来描述简单的组合逻辑。示例： wire a, b, y; assign y = a & b; 综合结果图： app 当对一组信号进行assign，就须要放到generate中，并用for语句包起来，而且注意， 在Synopsys DC中, 每一个for 都要

>>阅读原文<<