Verilog中顺序语句的理解

顺序语句是执行完一句再执行下一句，若是有非阻塞就要按照并行处理，再说几个概念： 并行，顺序：verilog主要的模块之间都是并行执行的，例如各个always之间 若是你在一个always中要对a赋值，而在另外一个always中要使用a的值，这时候就要注意了，二者并行的，处理前后不能肯定。 你当前处理的a，是这个时钟被赋值的仍是上一时钟被赋值的，意义可能彻底不一样，这就是并行须要考虑的问题。  而在

>>阅读原文<<