verilog中的timescale的解析

`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式以下：spa `timescale  仿真时间单位/时间精度orm 注意：用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其它的数字。并且，时间精度不能比时间单位还要大。最多两则同样大。好比：下面定义都是对的：xml `timescale   1ns/1psi

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