timescale的理解
其实对于timescale的理解应该是最基础的要求。可是工做了这么多年，因为如今数字电路设计部分通常都要求designer不写timescale，不在design里面加delay。而验证平台又一直用UVM，在env里面都是统一用一个timescale，避免了不少timescale引发的麻烦，因此对这一部分概念有些淡化了。spa 之前接触PHY, DDR这些design里面基本都会有本身的times
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