verilog timescale的两种仿真处理方法

1) 若全部的设计都使用同一个timescale,则能够不须要在每个module前都定义timescale, 如使用cadence ius的irun仿真工具，则可加timescale选项,如：ide    -timescale 1ps/1ps  +ncoverride_timescale工具    则irun将强制将全部的timescale都设置为 1ps/1ps设计 2) 对于复杂的设计，为了加

>>阅读原文<<