FPGA小白学习笔记（一）--Verilog语法学习（1）

 一、组合电路的verilog 描述 1.模块表达 module 模块名（模块端口名） 模块端口和模块功能描述。 endmodule  //注意 module和endmodule旁边都不加标点；所有的关键字都必须小写 2 .端口语句、端口信号名和端口模式 端口定义关键字：input、output、inout（从端口的内部看，可以对端口进行赋值或者通过此端口读出外部的数据信息；从端口的外部看，信

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