本身总结的部分SystemVerilog可综合的常数函数的编写规则
使用SystemVerilog语言近2年了，期间踩坑无数，其中最大的一个坑即是常数函数了。头破血流的一点点经验，总结于下：web 1.变量声明和变量赋值应分别书写（适用于QuartusPrime）。 例如：svg package example_pkg;
function automatic foo_bad_constant_fun(int arg0);
int var0 = arg0 +
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