FPGA时序约束中常用公式推导

https://blog.csdn.net/huan09900990/article/details/76079820 在fpga工程中加入时序约束的目的：  1、给quartusii 提出时序要求；  2、quartusii 在布局布线时会尽量优先去满足给出的时序要求；  3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。  举个形象的比喻：就好比我要让代工厂（类比quartu

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