FPGA时序约束一点总结

 时序约束的一点总结。 打拍。掌握好时序。 手动分配位置，这个不是一定有效。 打破层级或者物理综合，或者自动加流水等综合优化参数调整。 根据实际情况使用异步时钟策略。 换速度更快的片子。 最也进接手一个对时序要求很高的项目，说说小编的一些感受。按照上面这个顺序来设计。 首先要让时序收敛而且使用资源较多，大概就只有两条路可以走：一个是换资源和速度更快的片子，还有就是使用软件进对每个模块进行区域的划分

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