FPGA作业2：利用veilog设计循环进制计数器

1.点击file-new project wizard新建工程，工程名字为“cc”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序代码，已“c

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