Verilog基础知识10（verilog中的综合与不可综合 ）

需求说明：Verilog设计

内容       ：第一部分 verilog中的综合与不可综合 

                  第二部分 verilog可综合设计

来自       ：时间的诗

第一部分 verilog中的综合与不可综合 

原文：http://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html

（1）全部综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。
（2）全部综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。
（3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

创建可综合模型的原则
    要保证Verilog HDL赋值语句的可综合性，在建模时应注意如下要点：
    （1）不使用initial。
    （2）不使用#10。
    （3）不使用循环次数不肯定的循环语句，如forever、while等。
    （4）不使用用户自定义原语（UDP元件）。
    （5）尽可能使用同步方式设计电路。
    （6）除非是关键路径的设计，通常不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
    （7）用always过程块描述组合逻辑，应在敏感信号列表中列出全部的输入信号。
    （8）全部的内部寄存器都应该可以被复位，在使用FPGA实现设计时，应尽可能使用器件的全局复位端做为系统总的复位。
    （9）对时序逻辑描述和建模，应尽可能使用非阻塞赋值方式。对组合逻辑描述和建模，既能够用阻塞赋值，也能够用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
    （10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
    （11）若是不打算把变量推导成锁存器，那么必须在if语句或case语句的全部条件分支中都对变量明确地赋值。
    （12）避免混合使用上升沿和降低沿触发的触发器。
    （13）同一个变量的赋值不能受多个时钟控制，也不能受两种不一样的时钟条件（或者不一样的时钟沿）控制。
    （14）避免在case语句的分支项中使用x值或z值。
 
不能综合的语句：
一、initial                   
    只能在test bench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也能够综合，不知道为何）
二、events                  
    event在同步test bench时更有用，不能综合。
三、real                       
    不支持real数据类型的综合。
四、time                          
    不支持time数据类型的综合。
五、force 和release      
    不支持force和release的综合。
六、assign 和deassign    
    不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。
七、fork join                
    不可综合，可使用非块语句达到一样的效果。
八、primitives                
    支持门级原语的综合，不支持非门级原语的综合。
九、table                    
    不支持UDP 和table的综合。
十、敏感列表里同时带有posedge和negedge
    如：always @(posedge clk or negedge clk) begin...end
    这个always块不可综合。
十一、同一个reg变量被多个always块驱动
十二、延时
    以#开头的延时不可综合成硬件电路延时，综合工具会忽略全部延时代码，但不会报错。
    如：a=#10 b;
    这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;
1三、与X、Z的比较
    可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，却不知这是不可综合的，综合工具一样会忽略。因此要确保信号只有两个状态：0或1。

第二部分 verilog可综合设计论文

来自： http://bbs.dzsc.com/space/viewspacepost.aspx?postid=88390

 1 前言

　　因为Verilog HDL硬件描述语言语法灵活、易懂，很是接近c语言的风格，因此逐渐成为集成电路设计领域中最为流行的设计语言。正是因为硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。

　　2 可综合RTL描述

　　Verilog HDL硬件描述语言既能够用于行为级建模，又能够用于RTL级建模，还能够用于可综合的RTL级建模。设计工程师能够根据本身的须要来选择不一样的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计阶段的不断深人，设计工程师须要将行为级建模转换为RTL级建模，从而使得目标系统更接近于具体实现。最后为了可以让逻辑综合工具识别目标设计，还须要将RTL级建模进一步转换为可综合的RTL级建模。在不一样的转换过程当中，要不断验证转换结果的正确性来保证与目标系统设计的一致性。RTL级建模是寄存器传输级建模，能够用图1来描述。

图1 RTL级建模

　　可综合的RTL级建模要求用来描述组合逻辑和时序逻辑的语句必须是逻辑综合工具能够识别的。所以掌握少许的语法和语句就能够进行可综合的RTL级建模。

　　(1)组合逻辑描述。

　　在电路中的组合逻辑单元主要有：与门、或门、非门、异或门、多路器、缓冲器、加法器等单元，这些单元都包含在Foundry提供的标准单元库里，用于实现Verilog HDL描述的组合逻辑。

　　组合逻辑能够用两种方式来描述：一种是用assign来直接描述逻辑结构或逻辑表达式；另外一种是用always语句块描述。前者适合于简单而直观的逻辑描述，后者则适合于很复杂的逻辑描述。

　　组合逻辑描述用到的运算符见表1。

表1 运算符的分类

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