Verilog语法(不可综合)

时间 2020-12-27

标签 Verilog系统任务 FPGA 繁體版

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1.只有寄存器类型变量才能在initial内部被赋值。 2.verilog系统任务 (1)： finish/ f i n i s h / stop finish：如果遇到 f i n i s h ：如果遇到 finish，仿真器完成仿真并退出。 stop：当遇到 s t o p ：当遇到 stop，仿真器停止仿真，但不退出，同时提供一个命令提示符，在命令提示符后面输入”.“,则仿真过

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