Verilog可综合与不可综合语句

时间 2020-01-21

标签 verilog 综合不可语句繁體版

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概述（1）全部综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，mod

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