DC学习（2）综合的流程

一：逻辑综合的概述 synthesis = translation + logic optimization + gate mapping 1：Translation 主要把描述RTL级的HDL语言，在约束下转换成DC内部的同意用门级描述的电路，以GTECH或者没有映射的ddc形式展现 2：logic optimization 逻辑优化，就是把统一用门级描述的电路进行优化，例如把路径调整一下，门改

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