DC综合简单总结

时间 2020-07-26

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综合分为三个部分：Synthesis= Translate + Mapping + Optimization。app 一、 Translate是将 HDL转化为GTECH库元件组成的逻辑电路，这步经过read_verilog进行（verilog代码），verilog代码被读入后，将会被自动translate。GTECH是独立于工艺库的通用元件库。这个时候能够用write -output ./un

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