CPU FPGA接口传输 verilog

时间 2021-01-20

标签 verilog 繁體版

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功能文档使用功能->结构->如何通信->时序->时间参数 eg 1 模块功能异步接口信号通信 2 结构接口包括： 32bit数据总线 16bit地址总线读指示写指示片选指示状态指示 3 通信明确步骤观察过程明确输入、输出、双向分清每个步骤的控制方分清每个步骤交流的信息看参数表分清通信双方分别保证哪些参数确保时序下简化设计 CPU从FPGA读时序首先CPU片选，同时给

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