基于FPGA的TDC(数字时间转换)设计

额，老师让做一个TDC的计时模块用FPGA，那就做呗。。。 首先说一句，我在做的过程中发现有些人说vivado不太可以做TDC的后仿，我自己试着发现是可以的，当然也许我其实是错的 哈哈哈 先不管了。 首先上一张后仿的图  大家不要在意我的傻吊命名。我设置的起始和结束信号之间的差值是21ns，那我最后的结果是多少呢 （5-1）*4+（37+27）*76/1000=20.864ns 我不知道精度算不算

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