基于FPGA的简易数字时钟

         基于FPGA的可显示数字时钟，设计思路为自底向上，包括三个子模块：时钟模块，进制转换模块，led显示模块。所用到的FPGA晶振频率为50Mhz，首先利用它获得1hz的时钟而后而后获得时钟模块，把时钟模块输出的时、分、秒输入到进制转换模块后获得十进制的值再输入到led显示模块，该工程已经在FPGA开发板上亲测可用。异步        下图为模块示意图（实际工程中并无采用原理图的输入

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