【ZYNQ Ultrascale+ MPSOC FPGA教程】第九章Vivado下按键实验

时间 2021-01-19

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适用于板卡型号：

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG学习

实验Vivado工程为“key_test”。测试

按键是FPGA设计当中最经常使用也是最简单的外设，本章经过按键检测实验，检测开发板的按键功能是否正常，并了解硬件描述语言和FPGA的具体关系，学习Vivado RTL ANALYSIS的使用。编码

1.按键硬件电路

开发板按键部分电路spa

从图中能够看到，电路的按键松开时是高电平，按下时是低电平。设计

开发板LED部分电路3d

而LED部分，高电平灭，低电平亮code

2. 程序设计

这个程序没有设计的很复杂，经过简单的硬件描述语言看透硬件描述语言和FPGA硬件的联系。首先咱们将按键输入通过一个非门后再通过2组D触发器。通过D触发器的信号，会在D触发器时钟输入的上升沿锁存而后再送到输出。orm

在进行硬件描述语言编码以前，咱们已经把硬件构建完成，这是一个正常的开发流程。有了硬件设计思路不管是经过画图仍是经过Verilog HDL、VHDL都能完成设计，根据设计的复杂程序和对某种语言的熟悉程序来选择工具。blog

3. 建立Vivado工程

3.1 首先创建按键的测试工程，添加verilog测试代码，完成编译分配管脚等流程。

`timescale1ns/1ps module key_test ( input clk,//system clock 25Mhz on board  input[3:0] key,//input four key signal,when the keydown,the value is 0  output[3:0] led //LED display ,when the siganl low,LED lighten ); reg[3:0] led_r;//define the first stage register , generate four D Flip-flop reg[3:0] led_r1;//define the second stage register ,generate four D Flip-flop always@(posedge clk) begin led_r <= key;//first stage latched data end always@(posedge clk) begin led_r1 <= led_r;//second stage latched data end assign led = led_r1; endmodule

3.2 咱们能够使用RTL ANALYSIS工具查看设计

3.3 分析RTL图，能够看出两级D触发器，和预期设计一致。

4. 板上验证

Bit文件下载到开发板之后，开发板上的"PL LED"处于亮状态，按键“PL KEY1”按下“PL LED1”灭。