FPGA中创建时间和保持时间不知足如何解决

问题： 创建时间和保持时间不知足如何解决 回答一：ip setup violation 主要就是设法剪掉critical path的delay，要么pipeline，要么retiming，要么把combination往先后级挪一挪。 hold time violation hold time violation是clock tree的skew引发的。主要的宗旨就是设法加前面一级combinatio

>>阅读原文<<