1、概念this
创建时间和保持时间都是针对触发器的特性说的。url
时序图以下:spa
创建时间(Tsu:set up time) 设计
是指在触发器的时钟信号上升沿到来之前,数据稳定不变的时间,若是创建时间不够,数据将不能在这个时钟上升沿被稳定的打入触发器,Tsu就是指这个最小的稳定时间。3d
保持时间(Th:hold time) code
是指在触发器的时钟信号上升沿到来之后,数据稳定不变的时间,若是保持时间不够,数据一样不能被稳定的打入触发器,Th就是指这个最小的保持时间。blog
输出相应时间(Tco) 接口
触发器输出的响应时间,也就是触发器的输出在clk时钟上升沿到来以后多长的时间内发生变化,也即触发器的输出延时。ip
2、数字系统设计常见与之有关的问题get
一、问题提出
数字系统设计常见的电路图,这里须要保证数据可以正确的在这两个触发器上进行传输,由此肯定中间组合逻辑电路的传输延时的范围。
Tcomb: 组合逻辑电路的传输延时
二、第二个触发器要知足创建时间的约束条件
时序图以下,假设D1的输入为图中的蓝线所示
时序解释:
在第一个时钟上升沿,前边的触发器采集D1信号,将高电平打入触发器,通过Tco的触发器输出延时到达组合逻辑电路。又通过组合逻辑电路的延时Tcomb(咱们假定组合逻辑电路此时没有改变信号的高低,能够把它假定为一个缓冲器)送到了D2接口上。在第二个时钟上升沿到来以前,D2数据线上的信号要知足稳定时间>触发器的创建时间Tsu。
Tclk - Tco - Tcomb > Tsu
考虑最坏的状况:触发器的输出延时最大,组合逻辑电路的延时也最大,可得:
Tclk - Tco-max - Tcomb-max > Tsu
三、第二个触发器要知足保持时间的约束条件
时序图以下,假设D1的输入为图中的蓝线所示
时序解释:
接着以前的时序图继续,在第二个时钟上升沿前边触发器采集到D1上的低电平,通过Tco的延时在Q1上获得表达。这个低电平在通过组合电路延时Tcomb到达D2。如今的问题是通过这么Tco+Tcomb的延时,D2上本来的高电平在第二个时钟上升沿到来以后的稳定时间 > 第二个触发器的保持时间。知足了这个条件,后边的触发器才能稳定的接收到最初由D1传过来的高电平。
Tco + Tcomb > Th
考虑到最坏的状况:触发器的输出延时最小,组合逻辑电路的延时也最小
Tco-min + Tcomb-min > Th
四、问题的答案
咱们获得中间组合逻辑电路的输出延时范围为:
(Tclk - Tco-max - Tsu) > Tcomb > (Th - Tco-min)
参考资料:
附visio时序图: