verilog学习之-跨时钟域信号处理（1）

1.亚稳态  在进行跨时钟域信号处理之前，我们首先要了解为什么要进行跨时钟与处理，这就需要我们了解触发器的建立时间、保持时间以及亚稳态的传播   建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳

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