跨时钟域处理方式

　　假如设计中所有的 D 触发器都使用一个全局网络 GCLK ，比如 FPGA 的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，分别给不同的接口使用，那么我们说这个设计中有两个时钟域。在实际的 FPGA 系统设计中，经常需要处理多个时钟来源，比如 FPGA 作为一个转发桥连接几个不同的芯片，且不同的时钟域有着不同的时钟频率和时钟相位。   跨时钟域处理方式： 1、对于单比特

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