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FPGA时序约束的一些基本概念
时间 2020-12-30
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时序约束
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1、在约束时,有4个常见的概念: Cell:指在fpga内部的功能模块,比如 寄存器,存储器块等; Pin:指的是每个模块的输入输出引脚; Net:指连接各个Pin之间的网络; Port:实际指的就是fpga的物理输入输出管脚。即你在工程顶层文件定义的输入输出管脚。 在实际链路中的位置如下图所示: 2、Tskew 时钟偏斜 Tskew:指时钟从同一个源时钟clk出发到源寄存器reg1 和目的寄存器
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