Verilog的基础语法

时间 2020-12-28

标签 verilog 繁體版

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Verilog入门模块表达 module 模块名（模块端口名表）；模块端口和模块功能描述 input 端口名1，端口名2，…; output 端口名1，端口名2，…; inout 端口名1，端口名2，…; input[msb:lsb] 端口名1，端口名2，…; endmodule //标识符：由英文字母、数字、下划线、$组成，由字母下划线开始，不能有双下划线。 //Int

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