cadence allegro 板级仿真记录

DDR3同组线不同层仿真测试(DQ/DM top层，DQS sig1层) DQ/DM走顶层，数据选通DQS走SIG1层 1.布线图 2.未使用ODT模型下的仿真结果 2.1 TOP层信号波形： 2.2 SIG1层信号波形： 2.3 DQS与DQ信号延迟：（反应过孔的大概延时情况） 3.使用ODT模型下的仿真结果 3.1 TOP层信号波形： 3.2 SIG1层信号波形： 3.3 DQS与DQ信号延迟

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