DC综合约束012_异步FIFO中的格雷码设置max_delay
DC综合约束012_异步FIFO中的格雷码设置max_delay 1、异步fifo中格雷码约束 为了保证异步fifo的功能和性能保证，需要在综合约束文件sdc中，约束异步FIFO格雷码的最大延时。约束如图所示：从格雷码寄存器的时钟端口---->到3级同步器的输入端口的最大延时。写地址waddr和读地址raddr格雷码同步都需要设置set_max_delay，延时可设置为读写时钟中最快时钟周期的一半
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