FPGA入门实验三：计数器、波形仿真、SignalTap

题目（1）：参照代码，设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。 1.新建工程，添加BDF文件和Verilog-HDL文件，写一个17进制计数器的Module并创建Symbol，其代码如下: module dec_17( input CLK, output reg [5-1:0] OUT, output reg OV ); always @ (

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