【工程源码】使PLL内部时钟通过专用引脚输出

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。 在设计中，经常遇到需要将PLL的输出时钟通过FPGA的管脚输出到外部供外部器件使用，例如SDRAM的同步时钟脚，千兆以太网的GTXCLK时钟。在大多数的情况下，我们随便选择一个脚将该时钟引出，不会有任何问题，但是，在全编译的时候，会报一个15064的警告，例如在千兆以太网系统中，输出到千兆P

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