基于FPGA的卷积网络加速设计

       答辩完了，放上来毕设的最后一部分内容，CNN的硬件加速。大多数论文采用的FPGA加速大多基于HLS或是OpenCL，用高级语言编写的。我没有接触过，不知道转化为底层HDL效率如何。本科学了verilog，因此还是用的verilog HDL硬件语言设计的。        传送门如下：https://github.com/hunterlew/convolution_network_on_

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