Verilog设计电路的时序要点及时序仿真

转载：https://blog.csdn.net/fengyuwuzu0519/article/details/72599432 一个电路能跑到多少M的时钟呢？ 这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。 项目要求300M怎么实现呢？ 学习涉及如下： 建立时间保持时间； 电路延时 时钟频

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