基于XILINX FPGA的硬件设计总结之PCIE硬件设计避坑

       随着FPGA的不断发展，FPGA本身自带的PCIE硬核的数量越来越多，本文以ZU11EG为例介绍，如何进行对应的硬件引脚分配。         设计目标：ZU11EG   FFVC1760封装，挂载4组NVME,接口为PCIE X4  ,          先我们先对ZU11EG的资源进行分析，在UG1075中我们可以清楚的看到其包含4个PCIE块，分别位于X0Y2,X0Y3,XIY

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