RTL设计指南---verilog

时间 2020-12-31

标签数字IC系统设计 verilog 繁體版

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按照本章给出的设计指南进行编码，可使HDL代码具有良好的可读性、可修改性，并且利于DFT、仿真和综合。（一）命名规则在开始进行RTL设计前，要统一命名规则，最好以文档的形式给出。使用一致的命名规则有利于理解。下面给出一些命名规则： 1）在对模块、寄存器、wire进行命名时，要使用有意义的名称，例如，对于一个数据宽度为100位的乘法器，可命名为mult-100x100。 2）寄存器、端口

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