数字电路中的建立时间与保持时间

[转载]allenwxh的163博客（ http://blog.163.com/allenwxh/blog/static/79372356200953111529497/ ） 建立时间与保持时间 时钟 是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟 的跳变沿上进行, 这就要求 时钟 信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA 设计中决定系统 时钟 的因

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