【Modelsim仿真】testbench编程出现Error: "D:/···" near "timescal":

  问题分析：Error: "D:/···" : near "timescal" 原因在于你新建的.v文件时，文件类型默认选择了的【VHDL】文件类型，但Modelsim又没有关于【VHDL】的编译器，从而导致如上图的编译出错信息。   解决办法：把文件类型修改为【Verilog】类型问题就解决了，如下图，三个步骤即可，亲测有效。  

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