QUARTUSII modelsim仿真

编译好Verilog文件后（module名与文件名一致） 点击Processing 》Start 》Start Test Bench Template Writer创建testbench的.vt文件 自动保存在工程目录下的simulation/modelsim文件夹下，打开编辑 `timescale 1 ps/ 1 ps module kechengsheji_vlg_tst(); // cons

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