8位串入并出移位寄存器的Verilog描述

1 Verilog描述 module shift_s2p(     input     din,     input     clk,     input     clr,     output reg [7:0] q ); //串入并出移位寄存器 /* 该寄存器由8个同步D触发器组成 */     [email protected](posedge clk or negedge clr)begi

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