Vivado 时序问题简析

以前一阵子用vivado尝试创建一个fpga工程，使用zedboard，在创建过程当中遇到时序问题，在此简单的介绍一下，有待完善spa 时序不知足要求，综合不能经过，时序约束问题主要包含如下四个方面：blog 1.约束不完整；2.约束路径长；3.逻辑深；4.不正确的过约束；io 时序约束须要注意的是跨时钟域约束，在vivado或是ISE中默认认为时钟都是相关的，会致使不合理的时序约束。对于跨时钟域

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