vivado时序分析之set_input_delay(二)

上篇文章用一个简单的源同步接口的例子，分析了vivado 根据set_input_delay约束来做STA分析的方法，本篇继续来分析源同步输入接口，对于源同步输入时序约束 ，有以下三个方面需要约束： 1、时钟约束，用于去定义源同步接口所用的时钟； 2、输入输出延迟约束；主要是告诉fpga 输入的时钟和数据之间的时间关系； 3、时序例外，确保有效的时序路径进行时序分析，无效的时序路径不进行时序分析。

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