Vivado中怎么做set_input_delay约束

参考： https://forums.xilinx.com/t5/Timing-Analysis/Hold-violation-in-ISERDES/td-p/715121 前言 在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。 流程 什么是input delay：约定上游芯片输出及时钟之间的关系。约束的目的就是看适配后的时序关系是什么样的。 以下以源同步接口举例

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