在Artix7下测试并仿真DDR3模块

时间 2021-01-03

标签 FPGA ddr fpga verilog 繁體版

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Ref：UG586 框图时钟说明： DDR3的时钟为400M，来源于DDR3 IP核分配。 DDR3 IP核的时钟为200M，来源于晶振通过PLL分频得到。用户时钟（Ctrl）为100M，来源于DDR3 IP核分配。 Ctrl为用户编辑模块，主要功能就是简化MIG_IP核的用户接口以及配置成用户所需要的端口信号。先介绍下DDR3的接口： ddr_addr 　　　　　　　　　　　

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