使用Xilinx FIFO IP核的总结(一)

FIFO IP核的总结(一) 第一次使用Vivado中的FIFO generator,同步FIFO的经常使用端口也就10个左右: CLK; srst:复位端口 读相关: dout:FIFO数据输出(output); empty:读空(output),empty为1,代表FIFO内无数据; Vaild:读有效(output):等到rd_en拉高后的下一个上升沿置1 rd_en:读使能(input)
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