[ip核][vivado]FIFO 学习

<xlinx FPGA应用进阶 通用IP核详解和设计开发>读书摘录：app 1.        .net 2.3.仿真模型设计 特色总结：1)复位后会有busy状态，须要等待wr_rst_busy信号低电平后才能正常写入code                  2)prog_full信号的高电平长度可调blog                  3)仿真中的读状态很奇怪，并无正常读取，都是XXX

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