AD9371开发总结(一)

AD9371 RF 收发器适合需要宽频率范围、同时保持低功耗水平的高性能无线电应用。它采用高度集成的 12mm x 12mm SoC 封装，可代替多达 20 个高性能分立式元件。AD9371 覆盖 300 MHz 到 6 GHz 频率范围，支持高达 100 MHz 的接收器和发射大信号瞬时带宽，高达 250 MHz 的观测接收器和发射合成带宽，全集成式 LO 和时钟功能，以及高度先进的片内校准和校正算法。

千有科技已设计了ZYNQ7000系列+AD9371、K7+AD9371等产品，从开始的初版到现在的终板，解决了各种软硬件技术难题，产品性能指标等都符合项目需求，具有丰富的经验与产品开发使能。

接下来，以官方demo连接来对AD9371进行大致的介绍，下面的系统级图显示了此设计中不同模块的连接方式。

图1 官方各模块连接图

AD9371采取JESD204B接口（JESD204B接口理论方面，千有科技已有相关博客进行详细介绍），通过FMC接口与FPGA进行连接。JESD204B接口在AD9371与FPGA进行数据传输的具体过程如图2所示。

图2 JESD204B接口在DAC、ADC中的数据流

如图3是AD9371应用系统框图，在此设置中，收发器通道的最大数据速率为6.144Gbps。 EVM上可用的时钟发生器用于为EVM和FPGA计时。 FPGA中的SPI主控制器通过FMC引脚通过4线SPI接口对EVM上可用的AD9371寄存器和AD9528时钟发生器寄存器进行编程。 该时钟发生器的参考时钟必须由外部时钟源提供。 转换器器件时钟，FPGA器件时钟和SYSREF（针对FPGA和转换器）均由AD9528生成。 FPGA通过FMC引脚接收这些时钟。 在所有配置中，这些转换器均在单个JESD链路中运行，最多具有4条通道。IOPLL输入参考时钟通过全局时钟网络从设备时钟中获取。 从级联的PLL输出，全局时钟或核心时钟网络获取参考时钟可能会给IOPLL和收发器PLL输出带来额外的抖动。
图3 AD9371应用系统框图

以上系统框图适用于不同的板载与AD9371，只要该板载支持AD9371开发。下面关于不同板载开发过程中的迥异进行大致的总结：
1、时钟资源。不同板载的时钟支持不一样，比如：7系列是MMCME2，ULTRASCLALE是MMCME2，VIRTEX6是MMCM等等。
2、存储资源：DDR2/DDR3/DDR4。
3、原语：不同开发板的原语不一样。
4、不同开发板对应不同GTP、GTH、GTX、GTZ、GTY等。
5、QPLL、CPLL使用差异。

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