verilog的spi实现过程中的一些想法

关于SPI的时序，麻烦就麻烦在它的极性和相位可以选择，所以我们这个时候就没有一个确定的空闲状态和采样边缘，可能是上升沿也可能是下降沿，这就使得我们没有办法像写IIC的时序一样，确定好每个时间点CLK的状态，从而来决定在什么时候给数据线赋值。 IIC发送数据的例子： 由于有四种状态，如果在发送数据的时候加入4种判断，务必会使得代码非常的长，过程很麻烦，在写的过程中，发现了一些简便的方法，可以很轻松的

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