RTL设计基础（二）
这篇文章主要讲一下RTL设计中多时钟域的处理，之前在异步FIFO设计中已经讲到这个问题，这篇更全面详细的介绍一下多时钟域的处理。 多时钟域之所以难以处理，是因为在两个时钟域之间传递信号时，不可避免地会出现建立时间/保持时间违例的问题。寄存器会锁存错误的数据，引起功能错误。 现考虑在两个时钟域间传递1位信号的情况。如下图是多时钟域传递一位信号的示例： 在这个例子中，aclk与bclk是两个异步时钟。
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